发表于:09/29/2019 , 关键词: ,
Fanout,即扇出,指模块直接调用的下级模块的个数,如果这个数值过大的话,在FPGA直接表现为net delay较大,不利于时序收敛。因此,在写代码时应尽量避免高扇出的情况。但是,在某些特殊情况下,受到整体结构设计的需要或者无法修改代码的限制,则需要通过其它优化手段解决高扇出带来的问题。

发表于:09/29/2019 , 关键词:
将FPGA的配置文件(固化用的配置文件是二进制文件,仅bin文件)烧写到板载Flash中,实现上电自启动,完成程序固化。

发表于:09/29/2019 , 关键词:
静态时序分析是检查IC系统时序是否满足要求的主要手段。以往时序的验证依赖于仿真,采用仿真的方法,覆盖率跟所施加的激励有关,有些时序违例会被忽略。此外,仿真方法效率非常的低,会大大延长产品的开发周期。静态时序分析工具很好地解决了这两个问题。

发表于:09/29/2019 , 关键词: ,
在fpga工程中加入时序约束的目的: 1、给quartusii 提出时序要求; 2、quartusii 在布局布线时会尽量优先去满足给出的时序要求; 3、STA静态时序分析工具根据你提出的约束去判断时序是否满足的标准。

发表于:09/27/2019 , 关键词:
Xilinx® UltraScale™ 架构包含高性能FPGA,MPSoC和RFSoC系列,可满足广泛的系统要求,其重点是通过众多创新技术进步来降低总功耗。

发表于:09/27/2019 , 关键词:
在Xilinx ISE中不同的操作都有不同的文件类型对应,例如综合、布局、布线、生成比特流等都会产生特定格式的文件,在vivado中也是一样,只不过在vivado中,文件的格式相比于ISE中更加同一。

发表于:09/27/2019 , 关键词: ,
上一篇咱们介绍了7系列FPGA的时钟区域内部结构,本篇咱们接着介绍如何实际操作时钟。不说其它的,直接先上两张图。

发表于:09/27/2019 , 关键词:
Python 中字符串是由 Uniocde 编码的字符组成的不可变序列,它具备与其它序列共有的一些操作,例如判断元素是否存在、拼接序列、切片操作、求长度、求最值、求元素的索引位置及出现次数等等。除此之外,它还有很多特有的操作,值得我们时常温故学习,所以,今天我就跟大家继续聊聊字符串。

发表于:09/27/2019 , 关键词: ,
赛灵思开发者大会(Xilinx Developer Forum, XDF)即将拉开帷幕。一个前所未有的开发者与专家思想与观点,创意与方案亲密接触的平台;75 场行业观点、尖端技术和前沿应用相关的技术论坛;20 多个小时,为期两天的手把手开发者实验室;上百名全球意见领袖、技术专家云集一堂。

发表于:09/26/2019 , 关键词:
一个程序块可以有多个initial和always过程块。每个initial和always说明语句在仿真的一开始同时立即开始执行;initial语句只执行一次,而always语句则不断重复的活动着,直到仿真结束。

发表于:09/26/2019 , 关键词: ,
IBUFDS、IBUFGDS和OBUFDS都是差分信号缓冲器,用于不同电平接口之间的缓冲和转换。

发表于:09/26/2019 , 关键词: ,
Zynq-7000AP SOC器件有效利用了片上CPU来帮忙配置。在没有外部JTAG的情况下,处理系统(PS)与可编程逻辑(PL)都必须依靠PS来完成芯片的初始化配置。ZYNQ的两种启动模式:从BootROM主动启动,从JTAG被动启动。

发表于:09/26/2019 , 关键词: ,
本视频将向您详细介绍在赛灵思 Alveo 加速卡环境中,如何使用 Xilinx ML Suite(机器学习套件)来构建定制化的应用。介绍将包括如何产生训练好的模型、如何优化这些训练好的模型,并且使用这些模型来构建程序来加速设计等步骤的详细介绍。

发表于:09/26/2019 , 关键词: ,
在赛灵思,我们深深明白,开发人员所面临的最大挑战,是如何事半功倍并随时紧跟新技术发展的步伐。欢迎参加 2019 赛灵思开发者大会(XDF 2019),结识来自全球的专家们,并将您的创意加速变成现实。多达 75场独一无二的深度研讨会以及 20多个小时的现场动手开发实验项目,等待您的参与!

发表于:09/25/2019 , 关键词: ,
Zynq中的UART支持轮询和中断驱动两种模式。本文给出两个使用轮询模式的例子,在24篇程序框架的基础上进行改动(贴出主要改动代码,改动很小的地方,如函数接口变化导致函数声明也要改,相信你可以根据我的代码和设计目的自己完成),最后再讨论一下轮询模式的特点。
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